以下文章来源于低维 昂维 ，作者低维 昂维
研究背景
忆阻器具有可调电导，可以模拟神经系统的状态调制。由它们构建的计算架构可以合并它们的状态变量来产生内存计算，这被认为比传统的冯·诺依曼系统更有效。尽管已经发现和研究了各种各样的忆阻器，但在实现可扩展集成的过程中，一个典型的共同挑战在于随机器件性能。这归因于许多器件中涉及的“破坏性”机制，其中与状态变化相关的原子结构重排(通常在局部尺度上)可能是分散且不可逆的，从而导致器件和时间上的性能不均匀。许多忆阻器的导电丝特性也表明编程输入(如电流)与器件尺寸不成比例，这与该体系结构中相关的寻址器件(如晶体管)相反。这种比例不匹配对高密度集成提出了挑战，因为寻址器件可能无法相应地缩小以保持必要的驱动电流。这个问题可以突出，因为许多现有的忆阻器需要一个大的编程电流。晶体管中基于无损电荷的机制保证了可靠性和可扩展性，使其成为一项成熟的技术。因此，利用晶体管结构构建忆阻器可以利用这些优势来提高集成。在浮栅中注入电荷通常用于调节沟道导通到可调状态。这些浮栅晶体管已被用于构建可编程计算系统，包括首先用半导体纳米线演示的可编程数字逻辑，然后是2D材料。基于浮栅晶体管的模拟神经网络也被提出。然而，通过第三栅极端的状态调制偏离了典型忆阻器中双端配置所提供的简单性。
成果介绍
有鉴于此，近日，美国马萨诸塞大学Yao Jun等展示了双端MoS2忆阻器，其工作机制类似于晶体管中基于电荷的机制，这使得与MoS2晶体管的同质集成能够实现一个晶体管-一个忆阻器可寻址单元，用于组装可编程的网络。本文在2x2网络阵列中实现了同质集成单元来演示启用的可寻址性和可编程性。利用获得的真实器件参数，在模拟神经网络中评估了组装可扩展网络的潜力，其模式识别精度超过91%。该研究还揭示了一种通用的机制和策略，可以应用于其他半导体器件工程和忆阻系统的同质集成。文章以“Two-Terminal MoS2 Memristor and the Homogeneous Integration with a MoS2 Transistor for Neural Networks”为题发表在著名期刊ACS Nano上。
图文导读
图1. MoS2器件中的双端忆阻效应。（a）(上)MoS2器件结构的示意图，其中在MoS2沟道下方定义一个浮栅(FG)，并接地一个背栅(BG)作为全局参考。（下）制备的MoS2器件阵列和单个器件的光学图像。（b）MoS2器件中的一系列双端I-V扫描，显示漏极电压(Vds)相关的迟滞。（c）Vds=-6 V时MoS2器件内电场分布的模拟。（d）MoS2器件的编程循环。（e）通过在漏极处连续施加1000个设置脉冲(3 V，60 ms)和1000个复位脉冲(-6 V，60 ms)来模拟电导调制。（f）重复模拟编程循环。（g）10个编程状态的保留。
首先研究了单个MoS2晶体管结构中的双端忆阻效应，该结构由先前描述的金属-有机化学气相沉积(MOCVD)方法合成的多晶单层MoS2制成(图1a)。MoS2层由一对源极和漏极连接，沟道长度为1 μm，宽度为50 μm。一个5 nm的Au层被一个7 nm的Al2O3隧穿层隔开，定义为下面的电荷俘获层。一个底部栅极，在俘获层的下方并被一个30 nm的Al2O3绝缘层隔开，定义为全局参考(例如地)。对于双端测量，漏极电压(Vds)是在源端和全局参考接地的情况下施加的。在一系列电流-电压(I-V)扫描(图1b)中，器件在正向电压扫描(0→6 V)过程中由高电阻状态(HRS)变为低电阻状态(LRS)，在反向电压扫描(6→0 V)过程中保持LRS状态，显示出非易失性调制。电压在负区域扫描时(0→-6；-6→0 V)则呈现相反的趋势，器件由LRS变为HRS。总之，这些I-V特性具有典型的忆阻器行为。
进行以下研究，以揭示忆阻效应的电荷基起源。首先，用单晶MoS2薄片制作了相同结构的器件，其I-V曲线具有相似的忆阻效应。该结果排除了多晶MoS2中缺陷晶界迁移引起忆阻效应的可能性。其次，模拟了器件结构中的场分布，发现在漏极注入边界处存在较大的垂直分量(~4.6 MV/cm)(图1c)。这种垂直场分量足以通过隧穿层注入电荷。具体而言，负漏极电压会产生一个向上的场，将电子吸引到俘获层，这有望产生有效的负栅极效应，并减少n型MoS2沟道中的导通，从而产生复位过程。相反，正的漏极电压会产生一个向下的场，耗尽俘获层中的电子，这有望增加沟道电导，从而产生设置过程。这些预期与实验观察结果一致。减小Vds的振幅导致垂直场分量减小，这有望降低忆阻效应。这再次与实验结果一致，随着Vds幅度减小，I-V迟滞变得不那么突出。与其他忆阻器类似，MoS2器件中的电导状态可以通过脉冲编程(即Vds脉冲)进行调制。在一系列的设置-复位循环中(图1d)，器件显示出明显的LRS和HRS。在LRS和HRS中都观察到一个受限的分布，这与基于非破坏性电荷的机制一致，该机制可以降低器件性能的分散性。通过Vds脉冲的个数来控制注入到俘获层的电荷量，导致器件中电导状态的连续调制(图1e)。调制中的线性度与以前基于离子/缺陷迁移的MoS2忆阻器相当或更好。这种模拟调制是可逆且可重复的(图1f)，随着时间的推移，编程状态保持一个稳定的值(图1g)。这些结果表明，该器件可以作为神经网络中的突触权重。噪声显示为1/f来源，随着电导增加而增加。然而，相对噪声水平保持在2%的范围内，这对模拟的神经功能没有显著影响。
图2. 同质集成。（a）由MoS2晶体管和MoS2忆阻器集成的同质1T1R单元的示意图，电路图和光学图像。（b）MoS2晶体管的输运曲线，显示典型的n型行为。（c）当施加Vds分别为4 V和-5.5 V时，电流逐渐增大和减小。（d）单元中选择性设置和复位编程的演示。
许多导电丝忆阻器中的编程电流不随器件尺寸缩放，从而阻止了寻址器件(如晶体管)的比例缩放。忆阻器中基于电荷的机制为忆阻器和寻址晶体管之间的比例缩放提供了机会，从而实现了有效的集成。重要的是，用相同的材料构建两个器件的同质集成可以进一步改善参数匹配并简化制造。因此，本文研究了在1T1R可编程单元中使用相同MoS2材料构建两个器件元件的可行性。由于材料的同质性，在寻址MoS2晶体管和MoS2忆阻器时采用了相似的结构参数(图2a)。本文构建的MoS2晶体管在Ids-Vg输运曲线中表现出典型的n型行为，具有>105的开/关比(图2b)，便于选择器功能。对于1T1R单元的选择性编程，晶体管首先打开(例如Vg=+8 V)，然后对其漏极施加复位/设置电压。如果选择的可编程电阻范围比MoS2晶体管的电阻大得多，则预计该漏极电压将在MoS2忆阻器上大幅下降。实验中，施加+4 V的漏极电压会使单元中的电流逐渐增加(图2c)，表明MoS2忆阻器中成功的连续设置编程。相反，施加-5.5 V漏极电压时，单元中的电流逐渐减小，表明MoS2忆阻器中成功地进行了连续复位编程。通过关闭MoS2晶体管(例如Vg=-15 V)来取消选择单元，在施加设置/复位电压的情况下产生可忽略不计的电流，这表明成功抑制了MoS2忆阻器上的电流和电压降，以防止其状态变化。在一系列脉冲编程中进一步证明了1T1R单元的可控可编程性。如图2d所示，通过打开晶体管(Vg=+8 V)并在漏极施加-0.1 V的读取电压，可以恢复到忆阻器中~50 nS(t=0-2.2 s)的初始电导状态。如果单元被取消选择的时候关掉MoS2晶体管(Vg=-15 V)，在漏极施加-5.5 V的复位电压(t=2.2-5.3 s)不改变忆阻器状态(t=5.3-7.5 s)。如果单元被选择打开晶体管(Vg=+8 V)，在漏极施加-5.5 V的复位电压(t=7.5-9.6 s)减少忆阻器的电导~30 nS(t=9.6-11.7 s)。同样，如果未选择单元，则施加4 V的设置电压(t=11.7-13.9 s)不能改变忆阻器的状态(t=13.9-16.1 s)。如果选择单元，则施加相同的设置电压(t=16.1-18.2 s)将忆阻器的电导增加到~150 nS(t=18.2-20.4 s)。这些结果表明，基于MoS2的同质1T1R结构可以作为可编程网络的可寻址单元。
图3. 2×2阵列集成。（a）(左)基于1T1R的2×2可寻址阵列电路图。(右)由MoS2 1T1R单元构建的2×2阵列的光学图像。（b）将阵列中的单元2 (C2)从50 nS的电导选择性编程到500 nS，然后再返回到50 nS，其余单元的电导不变。（c）所选C2单元的电导设置为10个递增水平，然后重置为10个递减水平(在70 ~ 480 nS之间)。（d）在同一单元中使用相同的参数重复编程。（e）在重复编程过程中，10个电导水平中每一个电导水平的分布。（f）基于MoS2忆阻器和晶体管的性能参数，与阵列宽度(N)相关的模拟读取容限。
然后，本文在交叉阵列中实现单元，以评估网络应用的选择性可编程性。由于交叉阵列中的潜行路径基本上由2×2路径组成，本文研究了在2×2阵列中的可行性，同时又不失去一般性(图3a)。该阵列与现有的1T1R忆阻器网络具有相同的结构，其中晶体管(选择器)的共享漏极输入为行，共享源极输入为列，共享栅控分别作为字线(WL)、位线(BL)和选择线(SL)。对于选择性编程/读取(例如在单元C2中)，将栅极电压(+8 V)施加到SL1以打开沿线路的选择器，并将栅极电压(-15 V)施加到剩余的SL2以关闭沿线路的选择器。编程/读取电压被施加到WL2，WL1悬浮。对于选定的单元C2，操作预计与单个单元中的操作相同(图2)。WL2输入预计对C4没有影响，因为它被取消选择，而来自WL1的浮动输入也确保不编程/读取C1和C3。上面描述的1T1R寻址方案可以扩展到更大的阵列大小，确保所有非目标单元被取消选择或无偏置。这与使用三端闪存架构构建的神经网络不同，在三端闪存架构中，复位编程包括擦除整个列并重写该列中的所有其他单元。
实验结果与上述分析一致。通过对WL2施加+4 V的生长编程脉冲，选择SL1(+8 V)，所选C2单元的电导从~50 nS改变到~500 nS(图3b)。在此过程中，其余单元的电导状态)保持不变。同样，通过对选择SL1(+8 V)的WL2施加-5.5 V的复位编程脉冲，所选C2单元的电导从~500 nS改变到~50 nS，而不改变其余单元的状态。这些结果证明了可寻址且可逆的可编程性是神经网络权重更新的关键。此外，可以通过编程脉冲的数量和宽度控制俘获层中的累积电荷注入，连续调制所选单元的电导状态。通过控制设置/复位脉冲(图3c)，在所选的C2单元中很容易实现10状态可逆编程。未选择单元的状态在整个过程中保持不变。所选单元中的状态调制是可重复的(图3d)，每个编程状态都高度收敛(图3e)。这些结果表明，该寻址策略具有选择性和连续权值更新的可靠性。通过减小脉冲宽度，可以实现具有更多状态水平的较小更新(图1e)。在2×2阵列中的选择性编程验证了同质1T1R MoS2单元可以在用于可编程网络的可扩展阵列中实现。MoS2晶体管中出色的选择比表明，N×N阵列的宽度(N)可以缩放到>105以保持>20%的读取容限(图3f)。
图4. 基于MoS2 1T1R细胞的模拟神经网络。（a）(上)3层数字识别神经网络结构，权重矩阵由两个1T1R交叉阵列构成。（下）来自一个训练过的网络的(4位)权重矩阵的示例集。（b）相对于模拟网络中每个单元的可用状态(权重级别)的识别率或准确性。（c）相对于网络中添加噪声的识别精度，权重精度为4位(即每个单元中有16个可用状态)。（d）每个数字的识别精度采用4位权重精度和1.5%附加噪声的网络。（e）识别精度的比较。
根据器件性能评估了在网络中实现1T1R单元的潜力，以完成现实任务(例如手写数字识别)。该任务采用三层神经网络，其中一层784个输入神经元(对应28×28输入像素数)，一层200个隐藏神经元，一层10个输出神经元(图4a)。突触权重矩阵由784×200和200×10 MoS2 1T1R单元模拟阵列构建(。从MNIST数据库中随机选择一组5000张图像进行训练，并使用一组1000张随机选择的图像进行识别测试。权重精度(即单元中的状态水平)预计会影响识别精度。模拟表明，精度随着单元中可用权重水平数量增加而增加。在单元中使用16级或4位状态调制实现了>90%的精度(图4b)，这在MoS2忆阻器中很容易实现。为了更接近真实情况，在权重中进一步添加了噪声。测量了来自MoS2忆阻器的64个编程权重水平的噪声，显示出1.5%以内的优势分布(图4c)。噪声被随机添加到16个状态的网络中。该网络再次表现出鲁棒性，在噪声水平为25%的情况下，识别精度保持在>88%(图4c)。精度在1.5%的噪声水平内提高到>90%，覆盖了MoS2忆阻器的主要噪声水平。具体而言，该网络的权重精度为4位，噪声为1.5%，与实际的MoS2器件性能相对应，对10个数字的单个识别显示出一致的准确性(图4d)。与没有噪声具有任意权重精度的理想网络相比，总体精度仅降低了约3%(图4e)。这些结果显示了在现实神经网络中实现MoS2 1T1R单元的潜力。
总结与展望
本文展示了双端电荷基MoS2忆阻器和与MoS2晶体管的同质集成，实现了一个晶体管-一个忆阻器(1T1R)可寻址单元，用于组装可编程网络。MoS2忆阻器中的突触权重可以根据噪声水平以4位精度调制，而MoS2晶体管可以对忆阻器进行选择性寻址和编程。本文在2×2交叉阵列中实现1T1R单元，演示了可编程性。利用获得的真实器件参数，在模拟神经网络中评估了组装可扩展网络的潜力，实现了>91%的模式识别精度。
文献信息
Two-Terminal MoS2 Memristor and the Homogeneous Integration with a MoS2 Transistor for Neural Networks
(Nano Lett., 2023, DOI:10.1021/acs.nanolett.2c05007)
文献链接：https://pubs.acs.org/doi/10.1021/acs.nanolett.2c05007
转自：“i学术i科研”微信公众号
如有侵权，请联系本站删除！
