以下文章来源于低维 昂维 ，作者低维 昂维
研究背景
现代计算平台的系统级性能主要取决于处理器和存储器之间数据通信的能量和延迟成本。这一挑战在冯·诺伊曼架构中被称为“内存瓶颈”，在从机器学习到人工智能领域的内存密集型应用中会加剧。近年来出现了内存计算来解决这个问题。通过直接在内存中处理数据，内存计算可以提供更高的能效和更快的处理速度。2D材料提供原子薄的主体和有效的静电控制，这使得它们对实现内存逻辑器件很有吸引力。利用2D材料，基于浮栅场效应晶体管(FGFET)、部分浮栅场效应晶体管(PFGFET)和铁电场效应晶体管(FeFET)开发了各种逻辑存储器单元。在这些器件中，FeFET是主要的候选器件之一，具有强非易失性极化诱导的掺杂，大的开/关电流比和低的编程电压。然而，在这些设计中使用的铁电晶体管是单极性的，并且使用共享端来编程铁电体和控制沟道，这严重限制了器件的灵活性和功能。
成果介绍
有鉴于此，近日，美国伊利诺伊大学厄巴纳-香槟分校Wenjuan Zhu等证明了铁电可重构晶体管可以作为一个通用的逻辑存储器单元，可以同时执行逻辑运算和数据存储。当用作存储器时，铁电可重构晶体管可以实现具有1晶体管/位密度的内容可寻址存储器(CAM)。利用铁电可重构晶体管的极性可切换特性，在单个晶体管中实现了CAM中的XOR/XNOR类匹配操作，与传统CAM相比，在面积和能效方面都有显著提高。本文还演示了CAM的NAND和NOR阵列，它们可以在单个读取操作中实现多位匹配。此外，CAM单元的NOR阵列有效地测量了输入查询和存储条目之间的汉明距离。当作为逻辑元件时，铁电可重构晶体管可以在n型和p型模式之间切换。利用这些铁电肖特基势垒晶体管的可切换极性，本文展示了具有NAND/NOR双功能的可重构逻辑门，其输入-输出映射可以在不改变布局的情况下实时转换，并且结构是非易失性的。文章以“Content-Addressable Memories and Transformable Logic Circuits Based on Ferroelectric Reconfigurable Transistors for InMemory Computing”为题发表在著名期刊ACS Nano上。
图文导读
图1. 铁电可重构晶体管。（a）非易失性可重构晶体管的示意图。（b）在同一MoTe2薄片上制作的两个晶体管的光学图像，具有共享的漏极端。（c&d）通过铁电极化在MoTe2中引入空穴(电子)掺杂时平衡处的沟道能带图。（e&f）在不同漏极电压下可重构晶体管在n型和p型模式下的转移曲线。（g&h）不同背栅电压下可重构晶体管在n型和p型模式下的输出曲线。
铁电可重构晶体管的示意图如图1a所示。该器件由一个MoTe2沟道、一个铁电CuInP2S6(CIPS)层、两个编程栅极和一个嵌入式背栅组成。2D半导体MoTe2具有1.0 eV的小带隙和相当的电子和空穴迁移率，能够支持n型和p型电流输运。铁电CIPS层被放置在MoTe2沟道的顶部。铁电CIPS具有良好的保留性，高残余极化，并且易于与2D沟道集成。两个编程栅极放置在源极和漏极接触上方，形成两个铁电金属/CIPS/MoTe2/金属电容器。在编程操作期间，一个电压脉冲被施加到编程栅极上，并且底部金属电极(源极和漏极)被短接到地。施加的垂直电场可以在接触处对CIPS中的铁电极化进行局部调谐。嵌入式背栅用于调节沟道电导率。图1b显示了典型器件的光学图像。AFM测得的MoTe2和CIPS薄片的厚度分别为10.2 nm和162 nm。采用25nm的AlOx层作为后门电介质。两个晶体管在同一薄片上制造，确保两个器件之间的沟道厚度一致。当铁电CIPS发生极化时，在相邻MoTe2中诱导的界面掺杂会改变MoTe2在接触区的费米能级。编程栅极上的负电压引入了空穴掺杂。图1c中的能带图表明，CIPS的空穴掺杂有效地缩小了空穴注入的肖特基势垒宽度。当背栅在沟道中引入空穴积累时，晶体管导通并表现为单极性p型。电子掺杂情况的能带图如图1d所示。同样，当源极和漏极都掺杂电子时，接触促进电子传导，晶体管表现出单极性n型行为。FeFET通常在栅极堆叠中集成一个铁电电容器，而铁电可重构晶体管在源极和漏极区域具有铁电电容器。可重构晶体管最初使用硅纳米线和2D半导体作为沟道。然而，这些晶体管依靠外部电压进行静电栅控，不能作为存储器件工作。近年来，基于PFGFET的非易失性可重构晶体管得到了验证，其中可编程源极/漏极掺杂由浮栅中的俘获电荷控制。然而，由于载流子注入引起的介电退化，浮栅存储器的耐久性通常比铁电存储器低几个数量级。铁电可重构器件可以通过铁电极化控制源极/漏极掺杂来解决这一问题。
正脉冲和负脉冲后的典型转移曲线分别如图1e和f所示。即使在编程脉冲被移除后，晶体管仍保持n型和p型单极性结构。编程脉冲电压为±5 V。随着CIPS厚度减小，矫顽力电压呈可扩展趋势。脉冲宽度为4 s，采用较长的脉冲可能对编程能量成本产生不利影响。在正脉冲后观察到n型转移曲线，证实了铁电极化对额外掺杂的贡献。随着源-漏电压增加，电子和空穴的沟道传导都增强。开/关电流增大，开/关比减小。这是肖特基势垒晶体管中双极性输运的特征行为，其中高漏极偏置有助于高能量载流子克服大肖特基势垒。n型和p型转移曲线的阈值电压是不对称的，这是MoTe2沟道中无意的电子掺杂造成的。n型和p型晶体管的输出曲线分别如图1g和h所示。在高栅极偏置下，n型和p型配置的输出曲线都显示漏极电流与漏极电压呈类似欧姆的线性关系，表明输出电流受沟道导通控制。
图2. 基于铁电可重构晶体管的1位CAM。（a）作为1位CAM的铁电可重构晶体管的示意图。（b）在不同的搜索线电压下，具有两种不同存储状态的可重构晶体管的漏极电流示意图。（c）基于铁电可重构晶体管的CAM单元的真值表。（d）在搜索输入(VSL)和存储状态的各种组合下测量铁电可重构晶体管的漏极电流，证实输出电流可以作为搜索数据与存储状态匹配和不匹配的指示器。
CAM是一种有前途的内存计算电路，设计用于矢量存储和比较，适用于数据密集型应用，如最近邻搜索和少次学习。CAM将输入向量与存储在内存中的向量列表进行并行比较，从而实现快速搜索操作并减少内存流量。利用铁电可重构晶体管的可切换极性本文展示了每位密度为一个晶体管的CAM单元。基于铁电可重构晶体管的CAM单元的工作原理如图2a所示。背栅连接到搜索线并由输入矢量中的逻辑位驱动，而漏极连接到匹配线以进行电流传感。CAM单元的存储位由铁电体的不同非易失性状态表示，这是在晶体管的极性中编码的。可重构晶体管与传统的铁电存储器不同，前者使用不同的极性来编码信息，而后者依赖于阈值电压位移。在编程操作过程中，将铁电晶体管配置为p型或n型。图2b显示了可重构晶体管在这两种状态下的转移特性。在搜索操作期间，匹配行最初被预充电为“高”。然后在嵌入式背栅上施加搜索电压。如果晶体管配置成n型，高搜索电压将导通晶体管，沟道电导将高。如果晶体管配置成p型，低搜索电压将导通晶体管，导致高沟道电导。在此分别使用n型和p型晶体管导通态对应的栅极电压作为搜索“高”和“低”电压。NAND和NOR CAM单元的真值表如图2c所示。将“高”搜索电压定义为搜索逻辑“1”，将“低”搜索电压定义为搜索逻辑“0”。NAND单元的存储状态“0”和NOR单元的存储状态“1”对应于晶体管的p型配置。采用上述写入和搜索方案，当存储和搜索数据匹配时，铁电晶体管在NAND单元中具有高电导，而在NOR单元中具有低电导。例如，在NAND单元中，当存储状态为“1”(n型)且搜索逻辑为“1”(高栅极电压)时，晶体管导通。在这种情况下，放电电流将匹配线下拉降到一个低电压水平。当搜索数据与存储数据不匹配时，铁电晶体管处于“关”状态，沟道电导低。基于可重构晶体管的CAM单元的测量结果如图2d所示。其中VSL=4 V表示搜索“1”，VSL=-4 V表示搜索“0”。只有在搜索数据与存储数据匹配的情况下，铁电晶体管的漏极电流才会很高，表明CAM单元正常工作。编程电压为±5 V，与搜索电压不同。通过减小铁电层和背栅电介质的厚度，可以进一步降低编程电压和搜索电压。
图3. 基于铁电可重构晶体管的CAM阵列。（a）NAND阵列串联晶体管匹配线。（b）NOR阵列并联晶体管匹配线。（c）NAND和NOR CAM阵列中搜索逻辑的定义。（d-f）具有NAND阵列的2位CAM中测量的漏极电流。（g-i）具有NOR阵列的2位CAM中测量的漏极电流。
此外，本文展示了基于非易失性可重构晶体管的NAND和NOR阵列。NAND和NOR的名称是指如何连接多个位的匹配线。在NAND设计中，所有NAND单元串联在一起，如图3a所示。在数据搜索期间，匹配线最初被预充电为“高”。正如在1位CAM中所讨论的，当搜索数据与存储状态匹配时，NAND单元具有高电导。当所有CAM单元匹配时，匹配线放电到低电压水平。另一方面，NOR阵列将所有NOR单元并联连接，如图3b所示。在NOR单元中，当搜索数据与存储状态不匹配时，晶体管将具有高电导。任何不匹配的单元都将导致放电电流将匹配线拉到低电压水平。CAM阵列的电导随着不匹配单元数增加而增加，使得匹配线放电速度加快。当所有单元都匹配时，放电电流将是最小的，匹配线的电位保持“高”。本文通过将两个位编程为不同的极性并搜索阵列来验证NAND和NOR CAM阵列的功能(图3d-f)。共享匹配线上的驱动电压对于NAND阵列为2 V，对于NOR阵列为1 V。当输入电压矢量与编程状态相匹配时，NAND和NOR阵列都显示出不同的电流水平。图3c-e给出了在n-n，p-p和n-p状态下编程的2位NAND阵列在不同输入下的输出电流。在NAND设计中，不匹配状态都是低电导状态，与匹配状态形成鲜明对比。图3g-i给出了相同测量下的NOR阵列输出电流。在NOR阵列的情况下，电流在所有三种n-n，p-p和n-p编程状态下显示三个不同的组。当两个单元处于匹配状态时，沟道电导最高，当两个单元处于不匹配状态时，沟道电导最低。在此，匹配行的电流水平取决于有多少位处于匹配状态。因此，离散电流水平也以模拟的方式给出了查询数据和存储向量之间的汉明距离。
图4. 基于铁电可重构晶体管的逻辑门。（a）由两个可重构逻辑晶体管组成的CMOS反相器的电路图。（b）可重构NAND/NOR逻辑门的示意图。（c）两个可重构晶体管反相器在不同电源电压下的电压传递曲线和增益。（d）当晶体管配置成n型，C与电源电压连接时，输出显示NAND功能。（e）当晶体管配置为p型，C接地时，输出为NOR逻辑。
本文开发了基于铁电可重构晶体管的非易失性可重构逻辑电路，包括反相器和NAND/NOR双功能逻辑门。反相器的电路图如图4a所示。两个晶体管配置为n型和p型。两个晶体管的栅极和漏极分别作为输入电压和输出电压连接。电源电压VDD和地连接到晶体管的源端。不同电源电压下反相器的转移曲线如图4c所示。该电路为所有电源电压提供正确的逻辑输出，当输入电压从低到高切换时，可以观察到一个急剧的转变。增益从电压传递曲线的导数中提取，在VDD为3 V时，最大增益为1.2。该增益与可重构肖特基势垒晶体管相当，但比基于化学近端掺杂的MoTe2 CMOS器件要小，从而导致栅极操作中的噪声容限更小。逆变器的增益受n型和p型晶体管导通电流和饱和特性的影响。因此，调节器件电介质和电源电压可以提高反相器的增益。在VBG=-6 V时，受n型和p型晶体管空穴电流比的限制，饱和输出电压略低于电源电压。在CMOS电路中，p型和n型晶体管具有不同的迁移率，因此必须调节晶体管的宽度以匹配驱动强度。在可重构晶体管中，n型和p型晶体管接近的导通状态电流意味着可以为两个晶体管使用相同的尺寸，而不管它们的极性如何。反相器的逻辑阈值为负，归因于MoTe2中无意的电子掺杂。通过调节MoTe2的初始掺杂水平、栅极电介质厚度和金属功函数，可以将反相器的逻辑阈值调谐到VDD/2左右(VDD表示电源电压)，这对于实现级联逻辑门的高抗噪性至关重要。
复杂的CMOS门由双拓扑的p型和n型晶体管构成的上拉和下拉网络组成。上拉网络具有下拉网络的反向输出。当下拉网络阻塞逻辑0时，上拉网络对逻辑1是透明的。当所有的p型晶体管都切换为n型时，上拉网络变成了下拉网络，旧拓扑的网络现在代表了原上拉网络的双重功能。上拉和下拉网络的切换可以用来实现可重构逻辑门。图4b显示了可重构NAND/NOR逻辑门的示意图。当晶体管T1和T2从n型切换到p型，电源电压随地切换时，逻辑门的功能由NAND变为NOR。本文用非易失性可重构晶体管演示了NAND/NOR逻辑门操作。图4d和e显示了不同输入逻辑组合下测得的静态输出电压。当两个串联晶体管为n型配置，C端接在VDD上时，输出电压匹配NAND功能。另一方面，当两个晶体管为p型配置，C端接地时，电路的功能匹配NOR逻辑。
总结与展望
本文展示了基于铁电可重构晶体管的高密度CAM和可转换逻辑门。可重构晶体管的极性可以通过调制局部铁电极化在n型和p型之间切换。利用铁电可重构晶体管的极性可切换特性，可以利用单个器件实现CAM单元的搜索操作。通过消除互补电路，基于铁电可重构晶体管的CAM比传统的CAM提高了密度和能效。CAM单元的NAND和NOR阵列也通过将晶体管的匹配线串联或并联来演示。该阵列允许在单个读取操作中进行多位匹配。具有NOR阵列的CAM中的输出电流根据匹配的位数离散化，从而可以直接计算“输入”和“存储”向量之间的汉明距离。此外，通过切换晶体管的极性，本文展示了具有可编程NAND/NOR功能的可重构逻辑门。与现有的内存逻辑器件相比，铁电可重构晶体管可以同时实现高密度CAM和非易失性可重构逻辑电路，这对于内存计算具有重要的前景。
文献信息
Content-Addressable Memories and Transformable Logic Circuits Based on Ferroelectric Reconfigurable Transistors for In-Memory Computing
（ACS Nano, 2024, DOI:10.1021/acsnano.3c03900）
文献链接：https://pubs.acs.org/doi/10.1021/acsnano.3c03900
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