以下文章来源于低维 昂维 ，作者低维 昂维
研究背景
对于可穿戴设备和智能传感器网络等电池驱动的小型电子系统来说，提高计算的能源效率非常重要。因此，随着晶体管尺寸的扩大，功耗增加和可靠性降低是一个关键的限制因素。因此，基于新物理原理和架构的各种电子器件已经被探索以提高计算性能。其中一种方法是逻辑和神经形态单元的集成。通过材料创新增强场效应器件的功能是构建具有简化电路的可重构硬件平台的核心。例如，2D材料具有出色的静电控制和无悬键性质，可用于制造多功能异质结和具有可重构电路元件的缩放器件。然而，逻辑器件的性能仍然受到缩放逻辑开关的高功耗限制。2D/2D材料体系可用于制造隧穿场效应晶体管(TFET)，其中电子隧穿势垒的替代载流子注入机制用于实现低于60 mV dec-1玻尔兹曼极限的亚阈值斜率(SS)，从而降低功耗。它还可以用于开发混合CMOS-TFET架构，这是一个在性能，速度和功率之间具有优势权衡的平台。然而，在2D/2D TFET中持续实现60 mV dec-1以下的SS值仍然具有挑战性，并且仅限于狭窄的电流范围。各种铁电材料表现出负电容(NC)，这可以通过提供升压变压器来提高具有铁电介质层的FET的性能。此外，铁电材料与2D材料的强近端耦合允许构建基于2D材料的铁电场效应晶体管(FeFET)，可以作为低功耗，快速运行和高数据保留的突触器件。铁电和非铁电栅控2D/2D异质结可以在同一平台上实现可重构的多功能逻辑开关和神经形态功能。2D/2D材料系统有助于在同一薄片上设计混合MOSFET-FeFET，并且铁电栅极实现节能的NC晶体管和神经形态功能。然而，这种器件结合了不同的材料类型，不容易集成在一个单元中。这限制了设计的通用性，以及它们在高性能计算中的应用潜力。
成果介绍
有鉴于此，近日，瑞士洛桑理工学院Sadegh Kamaei等发现2D半导体WSe2和WSe2/SnSe2的2D/2D异质结可以与掺杂的高k铁电(硅掺杂氧化铪)和高k介电栅极堆叠集成。通过这个单一平台，可以构建四种类型的逻辑开关-2D金属-氧化物-半导体场效应晶体管(FET)，2D/2D隧穿FET，负电容2D FET和负电容2D/2D隧穿FET。负电容WSe2/SnSe2隧穿FET在超过4个量级的电流中表现出55 mV dec-1的平均亚阈值摆幅，而负电容WSe2 FET在超过3个量级的电流中表现出50 mV dec-1的平均亚阈值摆幅。2D器件上的共享铁电栅极堆叠也可用于构建用于神经形态计算的共集成人工突触。文章以“Ferroelectric gating of two-dimensional semiconductors for the integration of steep-slope logic and neuromorphic devices”为题发表在顶级期刊Nature Electronics上。
图文导读
图1. 混合铁电与2D材料技术平台。
本文提出的技术平台的功能组件如图1所示，由2D/2D材料系统中的铁电栅极和非铁电栅极堆叠组成。内部金属栅极(顶部TiN/W层)的包含允许器件在非铁电模式下工作，展示了传统的WSe2/SnSe2 TFET及其内置的WSe2 FET。当使用底部栅极时，混合平台具有底部铁电栅极提供的额外电子性质：由于结合了铁电材料而产生的表面电位放大(实现节能NC器件)，以及铁电层的渐进和非易失性切换以连续调节晶体管沟道电导率(模拟突触权重更新)。因此，该技术平台可用于在单个电路单元中共同设计和组合经典冯·诺伊曼逻辑开关和神经形态构建模块，其相应的工作模式如图1所示。可灵活实现三种工作模式，每种模式下有两个子类型，具有可重构性质：(1)冯·诺伊曼逻辑开关(2D/2D TFET和2D FET)；(2)NC陡坡逻辑器件(NC 2D FET和NC 2D/2D TFET)；(3)突触铁电器件(2D FeFET和2D/2D FeTFET)。在这项工作中，只使用了一个级别的金属互连，因为本文侧重于基本器件功能以及器件级别的性能和多样化演示。然而，所有的演示都是在相同电子芯片上的相同技术平台上进行的。未来的工作应该在电路层面探索技术平台，需要两到三个层面的互联。
图2. 制造过程。（a）用于构建2D混合技术平台的工艺流程总结。（b）代表性器件的光学图像。（c）代表性样品的横截面TEM图像。（d）对应的EDX成像。（e）WSe2/SnSe2界面TEM特写图和EDX元素成像。
图2a显示了基于WSe2/SnSe2异质结和由10 nm厚TiN栅极、10 nm厚Si：HfO2铁电层、TiN/W(10/20 nm)内栅极和10 nm氧化铪(HfO2)组成的栅极堆叠平台的制作工艺流程总结。图2b显示了代表性器件的光学图像。本文在技术和功能上报道了基于薄片的2D FET和2D/2D TFET的集成，以及用于冯·诺伊曼逻辑开关和神经形态突触的铁电和非铁电2D器件的晶畴。代表性混合平台的TEM横截面图像如图2c所示。WSe2/SnSe2异质结的图像证实了干法转移过程获得的干净界面(图2e)。异质结的成分信息也被EDX成像证实(图2d和e)。
图3. 在同一薄片和平台上制备的代表性WSe2/SnSe2 FET和WSe2 FET的室温电学特性。（a）WSe2/SnSe2 TFET的横截面图。（b）WSe2/SnSe2 TFET在不同漏极偏置下的ID-VG曲线。（c）TFET SS与漏极电流的关系，显示了不同漏源偏置下的室温SS，证实了BTBT是主要的载流子输运机制。（d）WSe2 FET的横截面图。（e）增加漏极偏置值时WSe2 FET的转移特性。（f）WSe2 SS与器件输出电流的关系。
根据CMOS集成电路的设计原则，本文设计了满足二进制逻辑要求的冯诺依曼逻辑开关。逻辑陡坡开关(如TFET)在低于0.5 V的工作条件下提供了高能效，但它们无法满足传统MOSFET的高性能要求。MOSFET和TFET在同一2D薄片上集成的可能性可以为设计电路拓扑提供一种互利的方法，能够利用TFET的陡峭导通特性和MOSFET的高热离子导通电流。这可能有利于未来混合数字集成电路的创新，如静态随机存取存储器和混合节能模数转换器和电压参考电路的模拟设计。2D/2D WSe2/SnSe2材料体系有潜力为带到带隧穿(BTBT)提供有利的异质结能带对齐，并有可能在WSe2沟道上构建具有优异电流驱动的互补(n型和p型)2D FET。四电极结构，每侧两个结，以及连接到内部栅极，用于表征2D FET和2D/2D TFET(图2b)。WSe2接触总是偏置作为漏极(图3a和d)。图3b显示了WSe2/SnSe2 TFET在不同漏极偏置下的转移特性。该器件在漏极电压下的亚阈值特性如图3c所示。在近三个数量级的漏极电流下，该器件在VD=300 mV时的SSmin为16.0 mV dec-1，SSavg为54.5 mV dec-1，Ion/Ioff为105。这些结果与先前报道的2D/2D TFET相当。虽然有比2D/2D TFET性能更好的TFET技术，但它们的结构与本文提出的结构不同。此外，WSe2/SnSe2体系一种很有前途的电子构建模块，因为它具有适当的能带对齐、材料性质和用于CMOS逻辑开关和神经形态器件的共集成潜力。图3e显示了漏极电压增加时2D FET的转移特性，这是由2D/2D TFET的相同WSe2薄片获得的。该器件具有p型极性，具有较强的导通状态性能和Ion/Ioff>105。图3f绘制了所有漏极偏置下WSe2 FET的SS-ID。在VD=100 mV的三个数量级漏极电流下，最小值为75 mV dec-1，平均SS为152 mV dec-1，与同类器件的结果相当。
图4. NC WSe2/SnSe2 TFET的电学特性。（a）NC WSe2/SnSe2 TFET的横截面图。（b&c）基线TFET及其内置NC TFET的双扫描转移特性。（d&e）VD=300 mV时NC 2D/2D TFET及其基线晶体管的ID-VG曲线和SS的直接比较。（f&g）提取的P-V图具有清晰的S形，证实了在正扫和反扫方向上存在不同的NC效应。（h）基于最先进p型TFET的基准测试。
将铁电集成到2D材料系统的栅极堆叠中，可以实现混合器件，该器件结合了NC效应的优势以及MOSFET和TFET在同一薄片上的集成。由于栅极堆叠的铁电NC的差分电压放大，2D FET和2D/2D TFET的性能都有望得到提升。对于NC TFET，该器件结合了表面电位放大和BTBT两种陡开关原理，分别实现了亚单位体因子(m<1，具有NC效应)和n<60 mV dec-1。考虑到这两个因素在SS中的双重作用，与非NC TFET相比，NC TFET有望表现出陡峭的导通，扩展的陡坡区域和更低的电压工作。NC效应有利于增强低栅极电压下的能带弯曲，从而增加低电压下的BTBT概率。这种器件具有TFET和NC栅极的优点：增强的亚热离子SS(由BTBT电流和NC效应决定)，在较低的栅极电压下具有相同的Ion，扩展的亚60 mV dec-1区域和I60值。
这里使用Si：HfO2铁电来演示2D材料系统上的NC，作为基于2D材料的节能混合平台的CMOS兼容制造可行性的概念证明。底部的TiN层用作NC器件的栅极(图4a)。基线TFET在-2.25~2.25 V范围内及其内置p型NC WSe2/SnSe2 TFET的双扫描ID-VG曲线分别绘制于图4b和c中。NC在器件中部分稳定，导致低但不可忽略的迟滞行为。在VD=0.3 V时，比较了NC TFET与参考TFET的性能(图4d)。为了解耦阈值电压(Vth)变化的影响，绘制了关于有效栅极电压的曲线：Vgseff=Vgs-Vth。NC器件具有较高的开/关比，而电压过驱动降低了0.5 V。虽然Ioff同时增加，但Ion的改善要高得多，这为低电压/低功耗操作提供了优势。由转移特性得出的SS值也绘制在图4e中。NC异质结器件在栅极电压的正向和反向扫描中，表现出更低的SSmin和SSavg。前向扫描曲线显示I60值的改善超过两个数量级。NC 2D/2D TFET在近四个数量级的漏极电流下显示出10 mV dec-1的SSmin值和55 mV dec-1的SSavg值。考虑电场守恒，提取出Si：HfO2的极化特性，如图4f和g所示。在两个扫描方向上观察到不同的NC区域，显示出由于多晶Si：HfO2而导致的zigzag极化特性。通过在栅极堆叠中使用更薄的线性介电薄膜和铁电薄膜，也可以进一步减小电压窗口。图4h对最先进p型TFET的每宽度SS与ID进行了基准测试。本文的器件表现出卓越的性能，并提供了一个有前途的材料组合。
图5. NC WSe2 FET的电学特性。（a）NC WSe2 FET的横截面图。（b&c）VD=300 mV时混合技术平台上NC 2D FET及其参考2D FET的转移特性。（d）NC FET及其基线器件的亚阈值曲线直接比较。（e）内部WSe2 FET及其内置的NC WSe2 FET的亚阈值摆幅，显示NC器件两个扫描方向的亚60 mV dec-1 SS值。（f）在正向扫频和反向扫频的工作范围内，电压增益均大于1。
在相同的2D材料系统和平台上，本文展示了NC WSe2/SnSe2 FET。基线晶体管和NC MOSFET的双扫描转移特性分别如图5b和c所示。NC 2D FET表现出优异的开关性能(VDS=0.3 V)。因此，Vdd可以降低0.27 V(图5d)。在NC器件中，基线MOSFET显示的SSmin为122 mV dec-1，NC器件中两个扫描方向的SS均低于60 mV dec-1，在超过三个数量级的ID中，平均SS为50 mV dec-1，Ion/Ioff>105(图5e)。对于栅极电压的正向和反向扫描，分别计算出高达1.2和2.5的内部放大(图5f)。
图6. 混合技术平台的突触功能表征。（a）生物突触的示意图。（b）平台上的三端WSe2 FeFET和WSe2/SnSe2 FeTFET突触器件，其中使用具有铁电栅极堆叠的2D材料系统来模拟突触响应。（c-e）LTP和LTD曲线，包括WSe2 FeFET和WSe2/SnSe2 FeTFET突触器件的Gmax/Gmin比，其中各种编程脉冲方案施加到权重控制终端。（f）用于测量STDP曲线的人工突触器件配置。（g&h）平台上FeTFET和FeFET器件的实验STDP曲线。
最后，本文展示铁电2D平台中的突触功能，可用于构建硬件以实现物联网中的低功耗和新颖功能。该特性允许设计传统的冯·诺依曼电路应用程序，并可以在同一平台上实现人工突触，用于特别节能的计算块，如尖峰神经网络。更重要的是，神经形态硬件应该包含额外的CMOS电路，以支持完整应用的处理单元、外围接口、存储器、时钟电路和输入/输出。因此，如果神经形态器件可以用相同的MOSFET/TFET结构来实现，那么神经元、突触和附加CMOS电路的集成可以在同一制造平台上实现。人类神经网络的基本组成部分是突触和神经元(图6a)。突触后电流(PSC)识别信息传递从突触前到突触后神经元作为神经递质扩散通过突触间隙。突触可塑性是调节电导率(突触权重)的能力。本文利用铁电畴中电场控制的部分极化开关来演示高度可控的2D FeFET和2D/2D FeTFET基模拟突触。突触的调谐是通过施加到铁电栅极的短电压脉冲来实现的，并利用了铁电Si：HfO2薄膜的多畴极化开关动力学。这可以逐渐调节底层2D沟道的Vth值。因此，这有助于实现多电平漏源电导状态。具有热离子注入和载流子BTBT的集成器件，无论是否具有铁电栅控，在权衡数字和模拟电路的性能和低功耗时，都可以为数字和模拟设计人员提供很大的空间。此外，掺杂的高k电介质的铁电性可以为神经形态和传统电子电路的协同设计提供从低温(77 K)到100 ℃的高能效器件，覆盖了消费应用的大部分温度范围。对称的增强和抑制特性、微/纳秒脉冲和足够的Gmax/Gmin是加速神经网络训练的基本器件要求，这可以在基于铁电的人工突触中实现。
本文提出的突触器件通过2D WSe2沟道或2D/2D WSe2/SnSe2异质结传输信号，突触权重通过栅极端独立调制(图6b)。脉冲信号作为背栅施加到TiN，漏极电流作为PSC。为了评价2D铁电突触的突触特性，本文采用了两种不同的脉冲方案(方案1和方案2)以及一种相同的方案(方案3)。如图6c(脉冲方案1)所示，对于WSe2/SnSe2和WSe2沟道，PSC都随着负脉冲增加而增加，表现出长时程增强(LTP)。正脉冲降低PSC，显示长时程抑制(LTD)。将脉冲幅度从0.25 V改变到5.00 V，持续时间保持在100 μs(方案2)，两个沟道的PSC逐渐变化(图6d)。这表明本文的突触器件能够对不同振幅的刺激做出反应，这被定义为峰值振幅依赖的可塑性。同样，在栅极上施加幅度为4 V、宽度为100 μs的脉冲(脉冲方案3)，显示出增强和抑制行为(图6e)。为了模拟铁电忆阻晶体管中的STDP学习曲线，分别以具有预定义时差的电压脉冲形式将前置尖峰和后置尖峰施加到TiN底部电极和漏极/源极(图6f)。突触权重(Δw)，即沟道电导率的变化，根据在器件上转换为压降调制的脉冲间时间间隔而变化。结果总结在图6g和h。
总结与展望
本文报道了一种混合2D技术平台，其中Si:HfO2铁电栅极与WSe2/SnSe2异质结集成。这是用来构建一个可重构的逻辑器件，可以是非铁电和铁电栅控。可以利用这种平台配置为不同的应用程序构建不同类别的器件。在非铁电模式下，显示了冯诺依曼逻辑开关(2D FET和2D/2D TFET)；使用铁电栅控，显示了陡坡逻辑器件(NC 2D FET和NC 2D/2D FET)或突触铁电器件用于神经形态计算(2D FeFET和2D/2D FeTFET)。NC WSe2/SnSe2 TFET在近四个数量级的电流下，表现出SS降至10 mV dec-1，平均SS为55 mV dec-1，开/关电流比105。NC WSe2 FET，在TFET的同一薄片上共集成，在三个数量级的输出电流中显示出低于60 mV dec-1的平均SS。本文的2D铁电突触具有低功耗模拟LTP，LTD和STDP的能力。铁电栅控在不同2D和2D/2D半导体技术平台上的通用计算能力有望设计出适合高性能计算硬件的混合类CMOS经典和神经形态电子构建基块。
文献信息
Ferroelectric gating of two-dimensional semiconductors for the integration of steep-slope logic and neuromorphic devices
（Nat. Electron., 2023, DOI:10.1038/s41928-023-01018-7）
文献链接：https://www.nature.com/articles/s41928-023-01018-7
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